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具迴轉率與責任週期自動調整之FinFET製程多重電壓輸出緩衝器與電晶體漏電流偵測器設計

為了解決ddr5時序的問題，作者蘇文健 這樣論述：

隨著製程的進步，傳輸訊號的速度也隨之增加，但越先進製程其漏電流越大，訊號的品質也越容易受環境影響，因此各種傳輸規格對於訊號品質的要求也越加重視。故本論文針對環境及漏電流對訊號品質的影響，提出兩個設計，分別為具有迴轉率與責任週期自動調整之FinFET製程多重電壓輸出緩衝器以及單一電晶體漏電流偵測器設計。本論文第一題目為具迴轉率與責任週期自動調整之FinFET製程多重電壓輸出緩衝器，且為符合16 nm FinFET製程之系統電壓(0.8 V)與DDR4介面規格的輸出電壓要求(1.2 V)，輸出級的電路由堆疊式電晶體組成，並使用臨界電壓較低的電晶體，避免高電位差產生的閘極氧化層過壓、漏電流路徑等問

題。另外，為降低因製程環境改變而產生的電壓迴轉率變異，增加一PVT偵測器，可根據製程環境變異控制輸出級之電流量，使電壓迴轉率保持穩定。本論文第二題目提出一電晶體漏電流偵測器設計，因現有文獻中的漏電流偵測大多是針對一獨有電路的漏電流進行補償，沒有明確的漏電流大小，且鮮少有可廣泛應用於不同電路的設計。而本設計可應用於不同電路及製程中，並能準確偵測出電晶體漏電流大小的數值。本設計主要針對一P/N型電晶體漏電流進行偵測，並加入閃控脈波產生器作為偵測啟動開關，使偵測時間的長度固定且規範化，增加偵測結果的可信度。