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國立聯合大學 電機工程學系碩士班 劉仁傑所指導 陳俊宇的 採用延遲鎖定迴路架構之可程式化延遲鍊電路 （2021），提出DDR5 延遲關鍵因素是什麼，來自於延遲鎖定迴路、可程式化延遲鍊電路、自我校正延遲時間、高解析度。

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除了DDR5 延遲，大家也想知道這些：

採用延遲鎖定迴路架構之可程式化延遲鍊電路

為了解決DDR5 延遲的問題，作者陳俊宇 這樣論述：

誌謝摘要Abstract目錄圖目錄表目錄第1章 緒論1.1 研究動機1.2 研究目的及其應用1.3 論文架構第2章 可程式化延遲鍊電路技術探討2.1 可程式化延遲鍊電路種類簡介2.2 可程式化延遲鍊電路架構探討2.2.1 數位控制延遲線[8]2.2.2 分接式電壓控制延遲線之延遲鎖定迴路[9]2.2.3 具有細調之可程式化延遲晶片[10]2.2.4 高性能低電壓差動訊號可程式化延遲線晶片[11]2.2.5 可程式化延遲鍊電路架構規格比較2.3 本論文預計規格第3章 可程式化延遲鍊電路3.1 電路架構與操作原理3.2 延遲鎖定迴路(Delay Locked Loop)3.2.1 相位偵測器(P

hase Detector)3.2.2 控制器(Controller)3.2.3 計數器(Counter)3.2.4 粗調延遲線(Coarse Tune Delay Line)3.3 粗調延遲鍊(Coarse Tune Delay Chain)3.3.1 二進位轉溫度計解碼器(Binary to Thermometer Decoder)3.4 偵測電路(Detection Circuit)3.4.1 細調延遲線(Fine Tune Delay Line)3.5 細調延遲鍊(Fine Tune Delay Chain)第4章 電路模擬結果4.1 設計流程4.2 電路佈局前電路模擬4.3 電路佈局

4.4 佈局後電路模擬4.5 量測環境設定4.6 規格比較第5章 結論與未來研究方向5.1 結論5.2 未來研究方向參考文獻

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