SiP 基板的問題，透過圖書和論文來找解法和答案更準確安心。 我們找到下列免費下載的地點或者是各式教學

三維電子封裝的 通孔技術

為了解決SiP 基板的問題，作者(美)劉漢誠 這樣論述：

本書系統討論了用於電子、光電子和微機電系統（MEMS）器件的三維集成硅通孔（TSV）技術的最新進展和可能的演變趨勢，詳盡討論了三維集成關鍵技術中存在的主要工藝問題和潛在解決方案。首先介紹了半導體工業中的納米技術和三維集成技術的起源和演變歷史，然后重點討論TSV制程技術、晶圓減薄與薄晶圓在封裝組裝過程中的拿持技術、三維堆疊的微凸點制作與組裝技術、芯片與芯片鍵合技術、芯片與晶圓鍵合技術、晶圓與晶圓鍵合技術、三維器件集成的熱管理技術以及三維集成中的可靠性問題等，最后討論了具備量產潛力的三維封裝技術以及TSV技術的未來發展趨勢。本書適合從事電子、光電子、MEMS等器件三維集成的工程師、科研人員和技術管

理人員閱讀，也可以作為相關專業大學高年級本科生和研究生教材和參考書。John H. Lau（劉漢誠）博士，於2010年1月當選台灣工業技術研究院院士。之前，劉博士曾作為訪問教授在香港科技大學工作1年，作為新加坡微電子研究所（IME）所屬微系統、模組與元器件實驗室主任工作2年，作為資深科學家在位於加利福尼亞的HPL、安捷倫公司工作超過25年。劉漢誠博士是電子器件、光電子器件、發光二極管（LED）和微機電系統（MEMS）等領域著名專家，多年從事器件、基板、封裝和PCB板的設計、分析、材料表征、工藝制造、品質與可靠性測試以及熱管理等方面工作，尤其專注於表面貼裝技術（SMT）、晶圓級倒裝芯片封裝技術、

硅通孔（TSV）技術、三維（3D）IC集成技術以及SiP封裝技術。在超過36年的研究、研發與制造業經歷中，劉漢誠博士發表了310多篇技術論文，編寫和出版書籍120多章，申請和授權專利30多項，並在世界范圍內做了270多場學術報告。獨自或與他人合作編寫和出版了17部關於TSV、3D MEMS封裝、3D IC集成可靠性、先進封裝技術、BGA封裝、芯片尺寸封裝（CSP）、載帶鍵合（TAB）、晶圓級倒裝芯片封裝（WLP）、高密度互連、板上芯片（COB）、SMT、無鉛焊料、釺焊與可靠性等方面的教材。 第1章 半導體工業中的納米技術和3D集成技術11.1引言11.2納米技術11.2.1

納米技術的起源11.2.2納米技術的重要里程碑11.2.3石墨烯與電子工業31.2.4納米技術展望31.2.5摩爾定律：電子工業中的納米技術41.33D集成技術51.3.1TSV技術51.3.23D集成技術的起源71.43DSi集成技術展望與挑戰81.4.13DSi集成技術81.4.23DSi集成鍵合組裝技術91.4.33DSi集成技術面臨的挑戰91.4.43DSi集成技術展望91.53DIC集成技術的潛在應用與挑戰101.5.13DIC集成技術的定義101.5.2移動電子產品的未來需求101.5.3帶寬和寬I/O的定義111.5.4存儲帶寬111.5.5存儲芯片堆疊121.5.6寬I/O存儲

器131.5.7寬I/O動態隨機存儲器（DRAM）131.5.8寬I/O接口171.5.92.5D與3DIC集成（無源與有源轉接板）技術171.62.5DIC集成（轉接板）技術的最新進展181.6.1用作中間基板的轉接板181.6.2用於釋放應力的轉接板201.6.3用作載板的轉接板221.6.4用於熱管理的轉接板231.73DIC集成無源TSV轉接板技術的新趨勢231.7.1雙面貼裝空腔式轉接板技術241.7.2有機基板開孔式轉接板技術251.7.3設計舉例251.7.4帶散熱塊的有機基板開孔式轉接板技術271.7.5超低成本轉接板271.7.6用於熱管理的轉接板技術281.7.7用於LED

和SiP封裝的帶埋入式微流體通道的轉接板技術291.8埋入式3DIC集成技術321.8.1帶應力釋放間隙的半埋入式轉接板331.8.2用於光電子互連的埋入式3D混合IC集成技術331.9總結與建議341.10參考文獻35第2章 TSV技術392.1引言392.2TSV的發明392.3采用TSV技術的量產產品402.4TSV孔的制作412.4.1DRIE與激光打孔412.4.2制作錐形孔的DRIE工藝442.4.3制作直孔的DRIE工藝462.5絕緣層制作562.5.1熱氧化法制作錐形孔絕緣層562.5.2PECVD法制作錐形孔絕緣層582.5.3PECVD法制作直孔絕緣層的實驗設計582.5.

4實驗設計結果602.5.5總結與建議612.6阻擋層與種子層制作622.6.1錐形TSV孔的Ti阻擋層與Cu種子層632.6.2直TSV孔的Ta阻擋層與Cu種子層642.6.3直TSV孔的Ta阻擋層沉積實驗與結果652.6.4直TSV孔的Cu種子層沉積實驗與結果672.6.5總結與建議672.7TSV電鍍Cu填充692.7.1電鍍Cu填充錐形TSV孔692.7.2電鍍Cu填充直TSV孔702.7.3直TSV盲孔的漏電測試722.7.4總結與建議732.8殘留電鍍Cu的化學機械拋光（CMP）732.8.1錐形TSV的化學機械拋光732.8.2直TSV的化學機械拋光742.8.3總結與建議822

.9TSVCu外露832.9.1CMP濕法工藝832.9.2干法刻蝕工藝862.9.3總結與建議892.10FEOL與BEOL902.11TSV工藝902.11.1鍵合前制孔工藝912.11.2鍵合后制孔工藝912.11.3先孔工藝912.11.4中孔工藝912.11.5正面后孔工藝912.11.6背面后孔工藝922.11.7無源轉接板932.11.8總結與建議932.12參考文獻94第3章 TSV的力學、熱學與電學行為973.1引言973.2SiP封裝中TSV的力學行為973.2.1有源／無源轉接板中TSV的力學行為973.2.2可靠性設計（DFR）結果1003.2.3含RDL層的TSV10

23.2.4總結與建議1053.3存儲芯片堆疊中TSV的力學行為1053.3.1模型與方法1053.3.2TSV的非線性熱應力分析1063.3.3修正的虛擬裂紋閉合技術1083.3.4TSV界面裂紋的能量釋放率1103.3.5TSV界面裂紋能量釋放率的參數研究1103.3.6總結與建議1153.4TSV的熱學行為1163.4.1TSV芯片／轉接板的等效熱導率1163.4.2TSV節距對TSV芯片／轉接板等效熱導率的影響1193.4.3TSV填充材料對TSV芯片／轉接板等效熱導率的影響1203.4.4TSVCu填充率對TSV芯片／轉接板等效熱導率的影響1203.4.5更精確的計算模型1233.4

.6總結與建議1253.5TSV的電學性能1253.5.1電學結構1253.5.2模型與方程1263.5.3總結與建議1273.6盲孔TSV的電測試1283.6.1測試目的1283.6.2測試原理與儀器1283.6.3測試方法與結果1313.6.4盲孔TSV電測試指引1333.6.5總結與建議1363.7參考文獻136第4章 薄晶圓的強度測量1404.1引言1404.2用於薄晶圓強度測量的壓阻應力傳感器1404.2.1壓阻應力傳感器及其應用1404.2.2壓阻應力傳感器的設計與制作1404.2.3壓阻應力傳感器的校准1424.2.4背面磨削后晶圓的應力1444.2.5切割膠帶上晶圓的應力149

4.2.6總結與建議1504.3晶圓背面磨削對Cu?low?k芯片力學行為的影響1514.3.1實驗方法1514.3.2實驗過程1524.3.3結果與討論1544.3.4總結與建議1604.4參考文獻161第5章 薄晶圓拿持技術1635.1引言1635.2晶圓減薄與薄晶圓拿持1635.3黏合是關鍵1635.4薄晶圓拿持問題與可能的解決方案1645.4.1200mm薄晶圓的拿持1655.4.2300mm薄晶圓的拿持1725.5切割膠帶對含Cu/Au焊盤薄晶圓拿持的影響1765.6切割膠帶對含有Cu?Ni?Au凸點下金屬（UBM）薄晶圓拿持的影響1775.7切割膠帶對含RDL和焊錫凸點TSV轉接板

薄晶圓拿持的影響1785.8薄晶圓拿持的材料與設備1805.9薄晶圓拿持的黏合劑和工藝指引1815.9.1黏合劑的選擇1815.9.2薄晶圓拿持的工藝指引1825.10總結與建議1825.113M公司的晶圓支撐系統1835.12EVG公司的臨時鍵合與解鍵合系統1865.12.1臨時鍵合1865.12.2解鍵合1865.13無載體的薄晶圓拿持技術1875.13.1基本思路1875.13.2設計與工藝1875.13.3總結與建議1895.14參考文獻189第6章 微凸點制作、組裝與可靠性1926.1引言192A部分：晶圓微凸點制作工藝1936.2內容概述1936.3普通焊錫凸點制作的電鍍方法193

6.43DIC集成SiP的組裝工藝1946.5晶圓微凸點制作的電鍍方法1946.5.1測試模型1946.5.2采用共形Cu電鍍和Sn電鍍制作晶圓微凸點1956.5.3采用非共形Cu電鍍和Sn電鍍制作晶圓微凸點2006.6制作晶圓微凸點的電鍍工藝參數2026.7總結與建議203B部分：超細節距晶圓微凸點的制作、組裝與可靠性評估2036.8細節距無鉛焊錫微凸點2046.8.1測試模型2046.8.2微凸點制作2046.8.3微凸點表征2056.9C2C互連細節距無鉛焊錫微凸點的組裝2106.9.1組裝方法、表征方法與可靠性評估方法2106.9.2C2C自然回流焊組裝工藝2116.9.3C2C自然回

流焊組裝工藝效果的表征2116.9.4C2C熱壓鍵合（TCB）組裝工藝2126.9.5C2C熱壓鍵合（TCB）組裝工藝效果的表征2146.9.6組裝可靠性評估2146.10超細節距晶圓無鉛焊錫微凸點的制作2196.10.1測試模型2196.10.2微凸點制作2196.10.3超細節距微凸點的表征2196.11總結與建議2216.12參考文獻221第7章 微凸點的電遷移2247.1引言2247.2大節距大體積微焊錫接點2247.2.1測試模型與測試方法2247.2.2測試步驟2267.2.3測試前試樣的微結構2267.2.4140℃、低電流密度條件下測試后的試樣2277.2.5140℃、高電流密

度條件下測試后的試樣2297.2.6焊錫接點的失效機理2317.2.7總結與建議2327.3小節距小體積微焊錫接點2337.3.1測試模型與方法2337.3.2結果與討論2357.3.3總結與建議2417.4參考文獻241第8章 芯片到芯片、芯片到晶圓、晶圓到晶圓鍵合2458.1引言2458.2低溫焊料鍵合基本原理2458.3低溫C2C鍵合［（SiO2/Si3N4/Ti/Cu）到（SiO2/Si3N4/Ti/Cu/In/Sn/Au）］2468.3.1測試模型2468.3.2拉力測試結果2488.3.3X射線衍射與透射電鏡觀察結果2508.4低溫C2C鍵合［（SiO2/Ti/Cu/Au/Sn/I

n/Sn/Au）到（SiO2/Ti/Cu/Sn/In/Sn/Au）］2528.4.1測試模型2528.4.2測試結果評估2538.5低溫C2W鍵合［（SiO2/Ti/Au/Sn/In/Au）到（SiO2/Ti/Au）］2548.5.1焊料設計2558.5.2測試模型2558.5.3用於3DIC芯片堆疊的InSnAu低溫鍵合2578.5.4InSnAuIMC層的SEM、TEM、XDR、DSC分析2588.5.5InSnAuIMC層的彈性模量和硬度2598.5.6三次回流后的InSnAuIMC層2598.5.7InSnAuIMC層的剪切強度2608.5.8InSnAuIMC層的電阻2628.5.9

InSnAuIMC層的熱穩定性2638.5.10總結與建議2648.6低溫W2W鍵合［TiCuTiAu到TiCuTiAuSnInSnInAu］2648.6.1測試模型2658.6.2測試模型制作2658.6.3低溫W2W鍵合2658.6.4CSAM檢測2678.6.5微結構的SEM/EDX/FIB/TEM分析2688.6.6氦泄漏率測試與結果2718.6.7可靠性測試與結果2728.6.8總結與建議2738.7參考文獻275第9章 3DIC集成的熱管理2789.1引言2789.2TSV轉接板對3DSiP封裝熱性能的影響2799.2.1封裝的幾何參數與材料的熱性能參數2799.2.2TSV轉接板

對封裝熱阻的影響2809.2.3芯片功率的影響2809.2.4TSV轉接板尺寸的影響2819.2.5TSV轉接板厚度的影響2819.2.6芯片尺寸的影響2829.33D存儲芯片堆疊封裝的熱性能2829.3.1均勻熱源3D堆疊TSV芯片的熱性能2829.3.2非均勻熱源3D堆疊TSV芯片的熱性能2829.3.3各帶一個熱源的兩個TSV芯片2839.3.4各帶兩個熱源的兩個TSV芯片2849.3.5交錯熱源作用下的兩個TSV芯片2859.4TSV芯片厚度對熱點溫度的影響2879.5總結與建議2879.63DSiP封裝的TSV和微通道熱管理系統2889.6.1測試模型2889.6.2測試模型制作28

99.6.3晶圓到晶圓鍵合2919.6.4熱性能與電性能2929.6.5品質與可靠性2939.6.6總結與建議2959.7參考文獻296第10章 3DIC封裝29910.1引言29910.2TSV技術與引線鍵合技術的成本比較30010.3Culowk芯片堆疊的引線鍵合30110.3.1測試模型30110.3.2Culowk焊盤上的應力30110.3.3組裝與工藝30410.3.4總結與建議31210.4芯片到芯片的面對面堆疊31310.4.1用於3DIC封裝的AuSn互連31310.4.2測試模型31310.4.3C2W組裝31610.4.4C2W實驗設計31910.4.5可靠性測試與結果32

210.4.6用於3DIC封裝的SnAg互連32310.4.7總結與建議32510.5用於低成本、高性能與高密度SiP封裝的面對面互連32610.5.1用於超細節距Culowk芯片的Cu柱互連技術32610.5.2可靠性評估32710.5.3一些新的設計32810.6埋入式晶圓級封裝（eWLP）到芯片的互連32810.6.12DeWLP與再布線芯片封裝（RCP）互連32810.6.23DeWLP與再布線芯片封裝（RCP）互連32910.6.3總結與建議32910.7引線鍵合可靠性33010.7.1常用芯片級互連技術33010.7.2力學模型33010.7.3數值結果33210.7.4實驗結果3

3310.7.5關於Cu引線的更多結果33410.7.6關於Au引線的結果33410.7.7Cu引線與Au引線的應力應變關系33510.7.8總結與建議33610.8參考文獻338第11章 3D集成的發展趨勢34411.1引言34411.23DSi集成發展趨勢34411.33DIC集成發展趨勢34511.4參考文獻346附錄A 量度單位換算表347附錄B 縮略語表351附錄C TSV專利355附錄D 推薦閱讀材料366D.1TSV、3D集成與可靠性366D.23DMEMS與IC集成380D.3半導體IC封裝384

SiP 基板進入發燒排行的影片

aEASI_散熱片貼合面平坦化研究

為了解決SiP 基板的問題，作者蔡忠信 這樣論述：

半導體的發展在幾十年來遵循摩爾定律下，製程上的微縮(more Moore)越來越困難；所以業界朝另一條more than Moore路線發展，以達到異質整合及3D堆疊的目的，其中aEASI (active Embedded Advanced System Integration)，是屬於晶片內埋系統封裝的技術之一，將晶片埋入基板中，使得基板外原本要放置晶片的位置空出來，可以放別的電子元件，達到尺寸縮小，3D堆疊及異質整合的目的。 Etching back是aEASI獨有的技術，透過蝕刻的方式將背面不必要的支撐塊咬除(厚度約為90 μm)，並且在正面還有32 μm銅厚的線路重佈層的狀況下

，做不對稱銅厚的咬蝕。本論文研究氯化鐵蝕刻與釘架咬蝕的關係，並藉以調整底片開口的大小及間距來控制咬蝕量，在支撐塊的旁邊咬出容納綠漆的空間，讓綠漆低於散熱片貼合面，以避免散熱片在貼合時，造成品質異常。如何在一次蝕刻作業中，同時達到正面重佈層、背面支撐塊及容納綠漆的平台這三個項目的咬蝕，為本篇論文的研究目的。研究中指出透過咬蝕深度對應側蝕的回歸方程式可以用來預估底片開口大小，雖然預估值跟實際量測值有些許誤差，但經過幾次調整後還是可以達到預設的目的，文中也針對這些誤差做討論，並且成為後續測試的經驗，並且也從中觀察跟討論到ARDE(Aspect Ratio Dependent Etching)及mic

ro loading effect的現象。

高密度構裝技術－100問題解說

為了解決SiP 基板的問題，作者許詩濱 這樣論述：

　　 IT網路技術之興起，啟動了以價值創造為目標之高度資訊化社會。構築了超越傳統框框之全球性網路市場，此一重要技術，即是高密度構裝技術；本書就以各項觀點，進而探究高密度構裝之原理與技術改革。內容共分為四大部份：第一部份為構裝技術的開始與其它技術之比較；第二部份介紹在半導體產業中，如何運用高密度構裝技術；第三部份介紹在印刷電路板製作過程中，藉由高密度構裝技術，來增進產品效能；第四部份介紹構裝設備與檢查信賴性。本書採用問題解說的方式，讓讀者能夠針對想要了解的部份，快速的獲得解答。本書最適合科技產業相關工作人員，及想要了解構裝技術的讀者使用。 本書特色 　　1.本書詳實的介紹高密度構裝技術的原理與

運用，在科技產業中，所面臨的問題及解決方法。 　　2.內文圖說介紹詳細，可以讓讀者了解構裝技術在生產線上的運用過程與步驟。 　　3.本書採用問題解說的方式，讓讀者能夠針對想要了解的部份，快速的獲得解答。本書最適合科技產業相關工作人員，及想要了解構裝技術的讀者使用。 第1章　構裝技術1-1 1為何構裝技術在IT(高度資訊技術)產業中，以不可或缺的關鍵技術之姿展露頭角？1-2 2為何構裝技術會被稱為JISSO技術？1-4 3為何銲接技術在過去是構裝技術的代名詞？1-6 4為何需要高密度構裝技術？1-7 5為何在日本會發行構裝技術藍圖(Roadmap)？1-10 6為何構裝技術在日本大學裡不為人

知？1-14 7為何表面構裝技術成為現今的主流？1-16 8為何構裝階層和Jisso Level會有差異？1-18 9為何半導體晶圓前工程之重佈線技術成為構裝技術？1-21 第2章　高密度構裝之半導封裝技術2-1 10為何半導體元件需要封裝？2-2 11為何表面構裝型之封裝起了變革？2-3 12為何邏輯元件和記憶體元件之封裝形式不相同？2-6 13為何在400支腳以上之高腳數QFP不存在？2-9 14為何BGA成為現今的封裝主流？2-11 15為何BGA在構裝時焊接比較容易實施？2-14 16為何BGA中之PBGA最被廣泛使用？2-16 17為何使用FCBGA於超高性能伺服器系列之超高腳數封裝

？2-18 18為何在行動機器體系必須用CSP的超小型封裝？2-20 19為何CSP有利於小型化？2-22 20為何在CSP系列中之BGA型變成為主流？2-24 21為何CSP並非是標準化名稱？2-26 22為何TAB未能推廣成為泛用的構裝技術？2-29 23為何晶圓級構裝和裸晶構封裝是不相同的？2-31 24為何裸晶構裝被喻為最高級的高密度構裝？2-33 25為何裸晶構裝需要KGD？2-35 26為何會有爆米花(popcorn)現象？2-37 27為何SiP在系統LSI中是有效用的？2-39 28為何需要3維構裝？2-42 29為何會名為複合化技術？2-45 30為何電腦PC在使用時主機會發

熱？2-47 31為何在Jisso需要高速傳輸回路設計？2-50 32為何在高密度構裝技術，必須有系統設計整合技術？2-52 33為何無鉛對環保是必要的？2-53 34為何需要無鹵素(Halogen Free)？2-56 35為何半導體封裝技術推進到系統化？2-57 36為何半導體封裝技術演變成各種形態及製程？2-59 37為何BGA所使用之材料和當今之封裝材料不同？2-62 38為何高密度構裝技術的標準化是以JEITA組織為重心？2-64 第3章　印刷電路板(PWB)3-1 39為何印刷電路板這麼重要？3-2 40為何印刷電路板持續被採用？3-3 41為何印刷電路板會種類繁多？3-6 42為

何印刷電路板有各式各樣的基材？3-9 43為何會有印刷電路板之材料藍圖(Roadmap)？3-13 44為何日本跟美國對材料的要求有所不同？3-19 45為何印刷電路板之設計持續在變化中？3-24 46為何要使用單面電路板？3-27 47為何使用雙面電路板？3-30 48為何要使用多層電路板？3-34 49為何增層電路板會成為高密度構裝的主流？3-39 50為何要使用軟性電路板？3-46 51為何軟硬結合板會成為另人期待的技術？3-49 52為何Tape型基板之市場成長率升高？3-52 53為何硬質基板之泛用性這麼高？3-56 54為何增層基板(Build up Substrate)被使用於高

階封裝？3-60 55為何陶瓷基板有良好的可靠度？3-66 56為何減層法在過去是主流製造技術？3-68 57為何半加成法會展露頭角？3-69 58為何印刷電路板會有可靠度的問題？3-70 59為何要細線路(Fine Pattern)？3-75 60為何電子產品要愈來愈小型化？3-81 61為何要將零件內埋？3-84 62為何內埋電容成為下一世代技術？3-88 63為何內埋電阻成為下一世代技術？3-91 64為何需要內埋被動元件之基礎架構(Infrature)？3-94 65為何要將半導體埋入印刷電路板？3-95 66為何需要光電子元件之封裝？3-96 67為何要採用MEMS技術？3-99 6

8為何短交期是十分重要？3-100 69為何需要無鉛焊料？3-101 70為何需要無鹵素化？3-105 第4章　構裝設備、檢查信賴性4-1 71為何高密度基板之構裝很艱難？4-2 72為何0603零件需要專用吸嘴？4-3 73為何QFP無法再微型化？4-6 74為何需要控制印刷機的離版速度？4-8 75為何高密度構裝之網版設計很重要呢？4-11 76為何印刷機需要使用密閉式刮刀？4-12 77為何錫膏、接著劑需要作溫控？4-14 78為何會存在有各式各樣的組裝機？4-15 79為何會有各式各樣的影像辨識方式？4-20 80為何要使用捲帶式零件？4-23 81為何基板不容許板翹？4-25 82為

何組裝頭必須有加壓控制功能？4-26 83為何組裝機需要3D之感測器(Sensor)？4-29 84為何模組化Mounter需要有最佳化之構裝軟體？4-31 85為何有各種之無鉛焊料？4-32 86為何回焊爐會有多個加熱段設計？4-35 87為何需要用氮氣回焊？4-37 88為何使用於無鉛焊料之回焊爐需要有較小的溫度變化(　 )？4-38 89為何每一個工程均需要檢查機？4-40 90為何在線路接合檢查需進行影像辨識？4-42 91為何要求檢查要3D化？4-44 92為何無法用外觀檢查以確保BGA、CSP之接合可靠度？4-47 93為何構裝設備要連接網路？4-48 94為何一直持續使用至今？4

-48 95為何製程中控制(In process control)是有效的？4-50 96為何要進行不良品檢查？4-52 97為何對所有的線路作微細化一直無進展？4-54 98為何開始稱呼構裝設備之TCO？4-55 99為何組裝機因應裸晶封裝一直無進展？4-56 100為何焊錫焊接之替代方法一直未出現？4-57

應用於系統級封裝之非破壞性高頻特徵電氣故障分析技術

為了解決SiP 基板的問題，作者蕭宇鋒 這樣論述：

現今的 3C 產品因應人們的需求，發展出更多功能、更低功耗、更高速和更小的體積，促使晶片製程和封裝工藝方面不斷的進步，因此越來越精密的走線和封裝技術讓產品在出現問題時，要找出故障點的難度大幅的提升，使得傳統的故障分析技術逐漸的不再適用。因此要如何精準快速的對封裝體進行電氣特性分析已經成為當前晶片封裝廠的重要議題。 傳統的 IC 封裝故障分析技術分為破壞性和非破壞性兩種方式；使用破壞性的技術時需要拆解封裝體進行分析，在這過程中難以保證原本內部的線路不受到損壞，導致額外非預期的故障；而當前最多使用的非破壞性技術為時域反射法(Time Domain Reflectometry, TD

R)，此技術在故障檢測上需要足夠的訊號反應時間，當製程精細到小於訊號的反應時間時將導致故障分析上的困難。因此為了解決時域訊號在先進製程中檢測的問題，並且在無需破壞封裝體的情況下快速分析故障，發展出了高頻的故障分析技術，使用向量網路分析儀(Vector Network Analyzers, VNA)量測待測物的頻域訊號進行分析。 本論文針對電路的頻率響應做進一步的探討，由文獻[28]得知，不同 IC 的各個接腳在 100 kHz - 200 MHz 頻率範圍下能夠產生相異的阻抗特徵，藉由正常和異常封裝產生不同的史密斯圖成功判斷 IC 封裝是否異常，但是現今封裝和 IC 的尺寸不斷縮小且 I

C 中的晶片逐漸增加，200 MHz 的頻率需要再進一步提升，因此為了快速直觀的檢測先進製程的故障點，不僅找出異常的 IC 封裝，更能夠清楚的檢測故障位置和故障特性，並且分辨為封裝不良導致故障或晶片本身在生產時就出現問題，我們在兩顆晶片並聯的 SiP 基板中晶片未通電的情況下量測各個接腳的電氣特性，提出了應用於系統級封裝的高頻阻抗特徵進行非破壞性的電氣故障分析，若檢測出異常，代表封裝有故障，反之則是晶片生產時出現問題；由於 IC封裝中每個接腳的電氣特性都不相同，且連接不同晶片對線路的電氣特性有很大的改變，因此在不同的頻寬下會產生不同的阻抗特徵，轉換成史密斯圖後能明顯比對出正常 IC 封裝和異常

IC 封裝的差異，為了證實我們提出的理論，本論文設計了一系列模擬球柵陣列(Ball Grid Array, BGA)的 IC 封裝基板，有意設計無故障的正常 IC 封裝樣本和各種已知故障的異常 IC 封裝樣本進行史密斯圖的量測和比對，然而在高頻的情況下進行手動的垂直接觸量測將導致不穩定的校正並且產生很大的誤差，因此設計了一組垂直滑動的探針機台固定量測時的壓力和角度，解決手動量測造成的手抖、壓力不一致和無法垂直的問題，最後在各個樣本的量測比對下，成功證實 1 MHz - 3 GHz 的頻率範圍下可以有效地辨別異常 IC 封裝發生的故障問題。