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幾何結構於垂直閘極半導體-氧化矽-氮化矽-氧化矽-半導體元件特性之影響

為了解決sonos設定的問題，作者黃麒 這樣論述：

為了降低位元成本及增加位元密度，快閃記憶體不可避免的採用了三維堆疊的架構，但三維堆疊的結構同時也衍生出製程及元件幾何結構的問題。在本論文中，我們將探討三維垂直閘極SONOS型記憶體中，因為矩形位元線的角落所產生的電場增強效應對其記憶體特性之影響。藉由模擬軟體Sentaurus TCAD的使用，我們模擬了擁有兩顆元件的垂直閘極SONOS型記憶體來觀察角落電場增強效應對操作元件及其相鄰元件所帶來的影響。在起始狀態中，隨著位元線的厚度降低，通道中來自角落電場增強效應的比例增加，提升了元件的轉換特性，而經過寫入操作之後，操作元件的儲存電荷分佈相當不均勻並落在角落區域，證實了電場增強效應對寫入效率的影

響。另一方面，電荷在區域高密度的注入之下於角落區域形成高濃度的電荷堆積，這些自由電荷的移動將影響記憶體的狀態，在我們的模擬設定之下，其變化甚至可在一秒內達到1伏特的變化。因此，我們提高了氮化矽的缺陷密度及降低電荷遷移率，大幅改善了電荷堆積與飄移擴散的情形，不過在此同時，電荷更容易堆積於角落並帶來庫倫排斥力，減少了角落的電場增強效應。此外，考慮到角落儲存電荷對相鄰元件的干擾，透過增加通道間介電質厚度，或是提升氮化矽缺陷密度及降低電荷遷移率都可以減輕干擾情形，惟儲存電荷數量會因庫倫排斥力而下降，減少操作元件之記憶窗口。接著在進行抹除操作之後，由於三維堆疊中薄膜電晶體的浮動基板緣故，通道中央難以抹除

，易造成嚴重的抹除飽和問題。最後，我們實作了相同擁有兩顆元件的垂直閘極SONOS型記憶體來與模擬應證，發現操作元件之儲存電荷應有部分存於角落區域，甚至向外分佈到通道間介電質上方，這不僅對相鄰元件造成明顯的干擾，也加深了抹除飽和的問題。