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異質整合製程技術專利分析

為了解決sip封裝台廠的問題，作者陳勝富 這樣論述：

半導體充斥現今生活，不論是手機、電視或是汽車，各種應用都需要半導體，新型態的應用和對高效能的追求，必須透過不斷進步的製程技術因應，然而先進製程開發不易且成本高昂，過往遵循摩爾定律發展的電晶體密度提升速度趨緩，異質整合成為眾所期待的解方之一，透過異質整合可以在相同電晶體密度的情況下，達到訊號傳遞更快速、耗能更低的優勢。然而異質整合的範疇廣泛，不同的應用功能需要整合的元件也大不相同，所需的技術也有所不同，因此本文透過專利分析試圖找出重要的技術方向和現今的技術發展狀態，希望透過分析結果指出企業可能的發展方向。

多晶片扇出型晶圓級封裝製程相依翹曲分析

為了解決sip封裝台廠的問題，作者曾冠霖 這樣論述：

近年來各式微型電子產品日新月異，尺寸微縮的速度逐漸加快，作為評估半導體發展速度的摩爾定律卻面臨技術上的瓶頸導致推遲，晶片尺寸微縮的速度受到限制，為了跟上電子產品的微型化許多廠商選擇往超越摩爾定律(More than Moore)的系統級封裝(System in Package, SiP)發展，其中扇出型晶圓級封裝(Fan-out Wafer Level Package, FOWLP)具有低成本、封裝厚度薄、高I/O密度等優點，不論在2.5D或3D整合的系統級封裝都非常適合，因此也有許多以FOWLP為基礎而延伸的封裝形式逐漸被開發出來，但仍有許多問題必須解決，例如晶圓翹曲等，晶圓翹曲可能會造成

後續的製程發生問題，如機台定位失準、抓取困難等等，最終造成產品的良率不佳而使公司受到損失。本研究主要目標為建立一套可以有效評估多晶片扇出型晶圓級封裝(Multi-chip FOWLP)構裝製程相依翹曲值的數值分析模型，模型中考慮了重力、幾何非線性、模封材料之固化體積收縮與黏彈性材料性質等因子之影響，結合ANSYS網格生死技術以模擬實際製程之效果，模擬翹曲值結果與實驗量測之翹曲值結果相互比對驗證，此外本研究利用材料等效方法與多點約束(Multipoint Constraint, MPC)技術來簡化原始模型以提升運算效率，簡化後的模型分析結果與原始模型相互比對驗證，接著透過參數化分析以找出影響構裝

製程翹曲之重要因子，並透過田口氏實驗設計找出較佳的因子組合以有效降低製程翹曲值，以降低後續製程的難易度。最後透過全域/區域方法分析Multi-chip FOWLP製程過程中的熱機械應力行為。