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multi-chip module的問題，透過圖書和論文來找解法和答案更準確安心。 我們找到下列免費下載的地點或者是各式教學
multi-chip module的問題，我們搜遍了碩博士論文和台灣出版的書籍，推薦鍾文仁,陳佑任寫的 IC封裝製程與CAE應用(第四版) 和鍾文仁、陳佑任的 IC封裝製程與CAE應用(第三版)都 可以從中找到所需的評價。
這兩本書分別來自全華圖書 和全華圖書所出版 。
亞洲大學 資訊工程學系 何承遠所指導 王家恩的 重組EfficientNet模塊之口罩瑕疵檢測 （2021），提出multi-chip module關鍵因素是什麼，來自於自動光學瑕疵檢測、影像處理與應用、深度學習、高效能網路。
而第二篇論文國立陽明交通大學 電子研究所 黃俊達、劉建男所指導 范綱佾的 利用整數線性規劃權重配置策略與三重激勵值記憶體架構之多層感知機加速器效能優化技術 （2021），提出因為有 多層感知機加速器、權重配置、效能優化、深度學習、整數線性規劃的重點而找出了 multi-chip module的解答。
IC封裝製程與CAE應用(第四版)
為了解決multi-chip module 的問題，作者鍾文仁,陳佑任 這樣論述：
本書除了對IC封裝類型、材料、製程、新世代技術有深入淺出的介紹外，針對電腦輔助工程(Computer-Aided Engineering，CAE) 的應用有更詳細的描述；從IC封裝製程(晶圓切割、封膠、聯線技術..)、IC元件的介紹(PLCC、QFP、BGA..)、MCM等封裝技術到CAE工程分析應用在IC封裝，能使讀者在IC封裝製程的領域有更多的收獲！本書適合大學、科大電子、電機系「半導體封裝」及「IC封裝技術」課程或有興趣之讀者使用。 本書特色 1.提供一完整IC封裝資訊的中文圖書。 2.提供IC封裝產業及其先進封裝技術的學習。 3.使讀者了解CAE
工程在IC封裝製程的相關應用。
重組EfficientNet模塊之口罩瑕疵檢測
為了解決multi-chip module 的問題，作者王家恩 這樣論述：
在2019年底 新型冠狀病毒肺炎 (COVID-19)疫情爆發，全球口罩的需求瞬間大增，口罩的生產品質也變得重要。 因此本研究藉由 AI深度學習模型替口罩進行瑕疵檢測分類， 以當前精準 的卷積神經網路模型 EfficientNet 進行口罩檢測； 在使用模型時發現，雖然此類模型的準確率 高 ，但與 其他模型 相比則 需要較長的訓練時間 尤其是EfficientNet B7，在進行檢測 若沒有 高效能 顯示卡，就 無法進行訓練 ，最低也需要有一張 10G的顯示卡才能讓模型在不會將圖片縮得太小的情況下運作 。 於是本研究透過將EfficientNet B7的模型 神經層數量 減少， 並 觀察其在
此 情況下是否能夠 維持或提高檢測準確率 以目前修改表現最好的模型 得出 若 將 模型的 神經層數量減少百分之 60 不僅能降低顯示卡的負擔，還能減少訓練所要花費的時間， 且修改後的模型準確率與原始模型的準確率 也沒有太大差異 。
IC封裝製程與CAE應用(第三版)
為了解決multi-chip module 的問題，作者鍾文仁、陳佑任 這樣論述：
本書除了對IC封裝類型、材料、製程、新世代技術有深入淺出的介紹外，針對電腦輔助工程(Computer-Aided Engineering，CAE) 的應用有更詳細的描述；從IC封裝製程(晶圓切割、封膠、聯線技術..)、IC元件的介紹(PLCC、QFP、BGA..)、MCM等封裝技術到CAE工程分析應用在IC封裝，能使讀者在IC封裝製程的領域有更多的收獲！本書適合大學、科大電子、電機系"半導體製程"課程或相關業界人士及有興趣之讀者使用。 本書特色 1.提供一完整IC封裝資訊的中文圖書。 2.提供IC封裝產業及其先進封裝技術的學習。 3.使讀者了解CAE工程在IC封裝製程的相關應用
。 4.適用於大學、科大電子、電機系「半導體製程」課程或相關業界人士及有興趣之讀者。 1 前 言 1-1 封裝的目的[1]1-1 1-2 封裝的技術層級區分1-2 1-3 封裝的分類1-4 1-4 IC封裝技術簡介1-4 1-5 IC封裝的發展[4]1-5 2 IC封裝製程 2-1 晶圓切割(Wafer Saw)2-1 2-2 晶片黏結2-3 2-3 聯線技術2-5 2-3-1 打線接合(Wire Bonding)2-6 2-3-2 卷帶自動接合(Tape Automated Bonding，TAB)[6][7]2-11 2-3-3 覆晶接合(Flip Chip，FC)2-13 2-4
封膠(Molding)2-15 2-5 剪切 / 成型(Trim/Form)2-17 2-6 印字(Mark)2-18 2-7 檢測(Inspection)2-19 3 IC元件的分類 / 介紹 3-1 封裝外型標準化的機構[1]3-1 3-2 IC元件標準化的定義3-4 3-2-1 依封裝中組合的IC晶片數目來分類3-4 3-2-2 依封裝的材料來分類3-4 3-2-3 依IC元件與電路板接合方式分類3-6 3-2-4 依引腳分佈型態分類3-7 3-2-5 依封裝形貌與內部結構分類3-9 3-3 IC元件的介紹3-11 3-3-1 DIP3-11 3-3-2 SIP3-13 3-3-3 P
GA3-14 3-3-4 SOP3-14 3-3-5 SOJ3-15 3-3-6 PLCC3-15 3-3-7 QFP3-16 3-3-8 BGA3-17 3-3-9 FC3-17 4 封裝材料的介紹 4-1 封膠材料4-1 4-1-1 陶瓷材料4-1 4-1-2 固態封模材料(Epoxy Molding Compound，EMC)[1][2]4-2 4-1-3 液態封止材料(Liquid Encapsulant)[3]4-6 4-1-4 封裝材料市場分析與技術現況[4]4-9 4-2 導線架4-10 4-2-1 導線架的材料[5][6]4-11 4-2-2 導線架的製造程序4-12 4-2-
3 導線架的特性與技術現況[7]4-17 4-3 基 板4-18 4-3-1 基板的材料[8]4-19 4-3-2 基板的製造程序[7][8]4-20 4-3-3 基板的特性與技術現況[4][7]4-23 5 新世代的封裝技術 5-1 MCM (Multi-Chip Module)5-1 5-1-1 多晶片模組的定義與分類5-3 5-1-2 多晶片模組的發展現況5-7 5-2 LOC (Lead-on-Chip)5-7 5-2-1 LOC的封裝方式5-8 5-2-2 LOC封裝的製程5-9 5-3 BGA (Ball Grid Array)5-11 5-3-1 BGA的定義、分類與結構5-12
5-3-2 BGA的優異性5-18 5-3-3 技術趨勢和未來發展5-20 5-4 FC (Flip Chip)5-21 5-4-1 凸塊接點製作5-24 5-4-2 覆晶接合5-33 5-4-3 底部填膠製程(Underfill)5-35 5-5 CSP (Chip Scale Package)5-37 5-5-1 CSP的構造5-38 5-5-2 CSP的製作方法5-40 5-5-3 CSP的特性5-42 5-5-4 CSP的發展現況5-44 5-6 COF(Chip on Flex or Chip on Film)5-46 5-6-1 COF的優點5-47 5-6-2 COF的缺點5-
49 5-6-3 COF的現況與發展5-49 5-7 COG(Chip on Glass)5-50 5-7-1 驅動IC構裝技術的介紹5-51 5-7-2 COG技術應用的關鍵材料5-52 5-7-3 目前COG的發展課題5-58 5-7-4 未來展望5-61 5-7-5 結論5-63 5-8 三次元封裝 (3 Dimensional Package)5-63 5-8-1 三次元封裝的特色及封裝分類5-64 5-8-2 三次元封裝技術的介紹5-70 5-8-3 三次元封裝技術的應用和發展5-72 6 IC封裝的挑戰 / 發展 6-1 封裝缺陷的預防6-1 6-1-1 金線偏移問題6-1 6-1
-2 翹曲變形問題6-3 6-1-3 其他封裝缺陷6-4 6-2 封裝材料的要求和技術發展6-6 6-2-1 黏晶材料6-7 6-2-2 封膠材料[2][3]6-7 6-2-3 導線架、基板的技術發展[6]6-12 6-3 散熱問題的規劃[7][8][9][10]6-14 6-3-1 IC熱傳基本特性6-15 6-3-2 IC熱阻量測技術與應用6-17 6-3-3 散熱片(Heat Sink)的應用6-24 6-3-4 熱管(Heat Pipe)的應用6-32 6-3-5 印刷電路板(PCB)之散熱技術6-34 6-3-6 新型散熱技術之發展6-43 6-3-7 3組不同封裝型態的高密度元件熱
傳改善探討6-45 6-3-8 結 論6-50 7 CAE在IC封裝製程的應用 7-1 CAE簡介7-2 7-2 CAE的理論基礎7-2 7-3 封裝製程的模具設計7-4 7-4 封裝製程的模流分析[7][8][9]7-4 7-5 封裝製程的可靠度分析7-10 7-5-1 熱應力與溫度分佈的探討7-10 7-5-2 金線偏移的預測7-10 7-5-3 翹曲變形的分析[14]7-15 7-5-4 錫球疲勞壽命的計算[15][16]7-21 7-5-5 錫球裂紋成長的分析7-24 7-5-6 覆晶底膠(Underfill)充填分析7-25 7-6 CAE工程分析應用在IC封裝製程的案例介紹7-30
7-6-1 模流分析案例I：SAMPO_BGA 436L [9]7-30 7-6-2 模流分析案例II：SPIL_BGA 492L [9][36]7-37 7-6-3 模流分析案例III：SPIL_QFP 208L [9]7-46 7-6-4 金線偏移分析案例：SPIL_BGA 492L [9][36]7-55 7-6-5 翹曲變形分析案例：SAMPO_BGA 436L [14]7-58 7-6-6 翹曲變形分析案例：FCBGA7-71 7-6-7 疲勞壽命分析案例7-79 7-6-8 無鉛錫球在溫度循環試驗下之可靠度評估7-83 7-6-9 Underfill分析案例I：錫球數量和凸塊配置
對充填流動的探討7-95 7-6-10 Underfill分析案例II7-113 7-7 結 論7-130 8 電子封裝辭彙 8-1 專業術語8-1 A IC導線架之自動化繪圖系統 A-1 軟體簡介附A-1 A-2 佈線區域理論和參數化附A-2 A-2-1 佈線區域理論附A-2 A-2-2 佈線區域參數化附A-3 A-3 自動規劃佈線區域之準則附A-4 A-3-1 主區域的選取與搜尋附A-5 A-3-2 內引腳端點位置的搜尋與計算附A-6 A-3-3 次區域的規劃附A-7 A-3-4 金線之計算與繪製附A-8 A-4 案例研究附A-9 A-4-1 DIP 24 pins附A-10 A-4-2
QFP型附A-17 A-5 研究成果附A-22 A-6 未來展望附A-23 B 金線偏移分析軟體 B-1 軟體簡介附B-1 B-2 CAE分析資料的匯入附B-3 B-3 金線資料的輸入附B-4 B-3-1 金線材料性質的定義附B-4 B-3-2 模穴參考幾何中心的定義附B-5 B-3-3 金線幾何座標的輸入附B-7 B-3-4 Fit Curve的繪製附B-9 B-3-5 實際金線偏移量的輸入和顯示附B-11 B-4 金線偏移量的計算附B-13 B-4-1 CAE網格資料的擷取附B-14 B-4-2 Gapwise Information附B-14 B-4-3 Calculated In
formation附B-15 B-4-4 金線偏移量的計算結果附B-16 B-4-5 擷取網格位置的顯示附B-16 B-4-6 Circular Arch公式解的計算附B-18 B-5 分析結果的整合與匯出附B-18 B-5-1 ANSYS Log檔的輸出附B-18 B-5-2 金線偏移趨勢的繪出附B-21 B-6 未來展望附B-22
利用整數線性規劃權重配置策略與三重激勵值記憶體架構之多層感知機加速器效能優化技術
為了解決multi-chip module 的問題，作者范綱佾 這樣論述：
本論文提出針對多層感知機(MLP)利用整數線性規劃進行權重配置以提升效能之演算法以及支援該演算法且具有三重激勵值記憶體架構之高效能多層感知機硬體加速器設計。受限於晶片上靜態記憶體的容量，多層感知機的權重無法全部置入其中，本演算法分析如何挑選較重要的權重存放於晶片上以最大幅度提升整體系統的效能。此問題首先會被轉化成整數線性規畫的形式，再利用既有之整數線性規畫工具得出最佳解。本論文所提出的多層感知機硬體加速器乃以一現有多層感知機加速器架構為基礎，繼承其支援結構化剪枝及非對稱量化技術。除此之外，加速器尚新增三重激勵值緩衝記憶體設計及批次(batch)平行處理能力。此兩項技術能夠有效減少所需之晶片外
動態記憶體之存取時間延遲以及增加權重被同批次內多筆激勵值重複使用之效率。我們實作出一個具有256個處理單元的多層感知機加速器，輸出入資料採用8位元定點數格式。於台積電40奈米製程下，操作頻率可達1.25GHz，等價效能峰值為每秒15.36TOPS，面積效率則為2.21TOPS/mm2，而等價能源效率更高達12.2TOPS/W。