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具有相位對齊之高解析度脈衝寬度調變延遲鎖定迴路

為了解決ddr4 32gb單條的問題，作者周思含 這樣論述：

由於現今在積體電路系統中已經廣泛的應用系統晶片設計概念，且市場對於高效能系統單晶片的需求日漸增長，為了整合更多功能，時脈合成或是倍頻基本已經成為晶片內部中不可或缺的功能之一。且至今電路系統中的時脈訊號也愈來愈快，在晶片內部的非理想效應會使相位產生誤差以及延遲，這可能會嚴重影響整個系統的效能，因此數位系統電路整合的同步性也變得相當重要。隨時傳統常見的頻率合成器時常使用鎖相迴路（Phase-Locked Loop，PLL）設計，不過延遲鎖定迴路（Delay-Locked Loop，DLL）本身的時脈抖動(Jitter)以及穩定度方面表現相比於鎖相迴路(PLL)要好。一般而言，鎖相迴路(PLL)系

統中含一電壓控制振盪器(Voltage Controlled Oscillator)，而此電路常會無法避免的抖動雜訊累積(Jitter accumulation)，而延遲鎖定迴路(DLL)中的電壓控制延 線(Voltage-Controlled Delay Line，VCDL)不會將輸入的雜訊累積在其中，進而使得鎖相迴路(PLL)之雜訊抗擾性低於延遲鎖定迴路(DLL)。且延遲鎖定迴路(DLL)之迴路濾波器僅需要一階的電容，不同於鎖相迴路(PLL)需要二階以上的複雜濾波器來使系統穩定，如若設計不當可能會導致系統不穩定甚至失鎖。所以延遲鎖定迴路(DLL)此方面不僅降低了晶片面積，其系統容易穩定，也

具有容易設計的特性。延遲鎖定迴路(DLL)已被廣泛地運用在許多需要時脈操作的電路上，如同步動態記憶體(SDRAM) 、數位信號處理器(DSP)、類比數位轉換器(ADC)等等，都可以使用延遲鎖定迴路來提供一個穩定的系統時脈，使電路可以達到預期的性能。我們在架構中包含相位偵測器(Phase Detector，PD)、充電幫浦(Charge Pump，CP)、迴路濾波器(Loop Filter，LF)以及電壓控制延遲線(VCDL)，而為了提高延遲時間的解析度，運用了相位內插的方式。在系統鎖定後，系統後方相位內插電路(Interpolator)在電壓控制延遲線(VCDL)的延遲級中不同的相位之間做內插

，來產生不同的相位，再經過控制選擇及相位比較來合成出不同的脈衝寬度的輸出，令此延遲鎖定迴路(DLL)可運用在脈衝寬度調變(PWM)，提高實用性。我們所提出的延遲鎖定迴路(DLL)架構採用台積電0.18-μm CMOS製程來實現，在工作電壓是1.8-V下，操作頻率為100-MHz，最小解析度為11.25˚，整體功耗為2.07 mW。

抗變異、低功耗、且不需晶片外校準之全數位內建時脈抖動量測電路

為了解決ddr4 32gb單條的問題，作者周培源 這樣論述：

Acknowledgements i摘要 iiiAbstract vTable of contents ixList of figures xiiiList of tables xixChapter 1 Introduction 11.1 Background of On-Chip Jitter Measurement Circuit 11.2 Motivation and Design Goals 21.3 Thesis Organization 6Chapte

r 2 Types of Clock Jitter 92.1 Jitter Definition 92.2 Notation for jitter 102.2.1 Converting peak-to-peak jitter to root-mean-square jitter 112.3 Types of jitter 122.3.1 Period Jitter 122.3.2 Cycle-t

o-Cycle Jitter 122.3.3 Long-Term Jitter 132.3.4 Applications of Jitter 13Chapter 3 Analysis of Conventional TDC-based On-Chip Jitter Measurement Circuit 153.1 Overview 163.1.1 Delay-Line-based OCJM Circuit

173.1.2 Vernier-Delay-Line-based OCJM Circuit 193.1.3 Time-Amplifier-based OCJM Circuit 233.1.4 Synthesizable Stochastic TDC-based OCJM Circuit 263.2 Variation Resilience Limitation 313.3 Summary 40Chapter 4 The All-digital On-c

hip Peak-to-Peak Jitter Measurement Circuit with Automatic Resolution Calibration 434.1 Architecture and Operating Principle 454.2 Circuit Designs for Variation Resilience 514.2.1 Delay Cells and Delay Lines 514.2.2 Operating-Condition Extraction Circuit 564.3 Experimental

Results of On-Chip Peak-to-Peak Jitter Measurement Circuit 624.4 Summary 66Chapter 5 The All-digital On-Chip Period-Jitter Measurement Circuit using Automatic Hidden Run-Time Resolution Calibration 675.1 The

OCJM Circuit Fabricated in 28-nm CMOS Technology 705.1.1 Architecture 705.1.2 Operating Principle 715.1.3 No-Dead-Zone Time Amplifier 745.1.4 Chip Implementation and Measurement Results 7

65.2 OCJM circuit fabricated in 22-nm bulk CMOS technology and 14-nm FinFET CMOS technology 825.2.1 Architecture 825.2.2 Operating Principle 835.2.3 Circuit Design 875.2.4 Layout and Post-Layout Simulation Results of 22-nm and 14-nm On-Chip Period-Jitter Meas

urement Circuit 985.3 Summary 110Chapter 6 Conclusions and Future Works 1136.1 Conclusions 1136.2 Future Works 117Bibliography 121VITA 127Publication List 129