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國立中山大學 電機工程學系研究所 王朝欽所指導 蘇文健的 具迴轉率與責任週期自動調整之FinFET製程多重電壓輸出緩衝器與電晶體漏電流偵測器設計 （2021），提出ddr4電壓關鍵因素是什麼，來自於DDR4、FinFET、電壓迴轉率、輸出緩衝器、漏電流偵測器。
而第二篇論文淡江大學 電機工程學系碩士班 楊維斌所指導 周思含的 具有相位對齊之高解析度脈衝寬度調變延遲鎖定迴路 （2020），提出因為有 延遲鎖定迴路、相位內插、脈衝寬度調變、高解析度的重點而找出了 ddr4電壓的解答。
具迴轉率與責任週期自動調整之FinFET製程多重電壓輸出緩衝器與電晶體漏電流偵測器設計
為了解決ddr4電壓 的問題，作者蘇文健 這樣論述：
隨著製程的進步，傳輸訊號的速度也隨之增加，但越先進製程其漏電流越大，訊號的品質也越容易受環境影響，因此各種傳輸規格對於訊號品質的要求也越加重視。故本論文針對環境及漏電流對訊號品質的影響，提出兩個設計，分別為具有迴轉率與責任週期自動調整之FinFET製程多重電壓輸出緩衝器以及單一電晶體漏電流偵測器設計。本論文第一題目為具迴轉率與責任週期自動調整之FinFET製程多重電壓輸出緩衝器，且為符合16 nm FinFET製程之系統電壓(0.8 V)與DDR4介面規格的輸出電壓要求(1.2 V)，輸出級的電路由堆疊式電晶體組成，並使用臨界電壓較低的電晶體，避免高電位差產生的閘極氧化層過壓、漏電流路徑等問
題。另外，為降低因製程環境改變而產生的電壓迴轉率變異，增加一PVT偵測器，可根據製程環境變異控制輸出級之電流量，使電壓迴轉率保持穩定。本論文第二題目提出一電晶體漏電流偵測器設計，因現有文獻中的漏電流偵測大多是針對一獨有電路的漏電流進行補償，沒有明確的漏電流大小，且鮮少有可廣泛應用於不同電路的設計。而本設計可應用於不同電路及製程中，並能準確偵測出電晶體漏電流大小的數值。本設計主要針對一P/N型電晶體漏電流進行偵測，並加入閃控脈波產生器作為偵測啟動開關，使偵測時間的長度固定且規範化，增加偵測結果的可信度。
具有相位對齊之高解析度脈衝寬度調變延遲鎖定迴路
為了解決ddr4電壓 的問題，作者周思含 這樣論述：
由於現今在積體電路系統中已經廣泛的應用系統晶片設計概念，且市場對於高效能系統單晶片的需求日漸增長，為了整合更多功能，時脈合成或是倍頻基本已經成為晶片內部中不可或缺的功能之一。且至今電路系統中的時脈訊號也愈來愈快，在晶片內部的非理想效應會使相位產生誤差以及延遲，這可能會嚴重影響整個系統的效能，因此數位系統電路整合的同步性也變得相當重要。隨時傳統常見的頻率合成器時常使用鎖相迴路（Phase-Locked Loop，PLL）設計，不過延遲鎖定迴路（Delay-Locked Loop，DLL）本身的時脈抖動(Jitter)以及穩定度方面表現相比於鎖相迴路(PLL)要好。一般而言，鎖相迴路(PLL)系
統中含一電壓控制振盪器(Voltage Controlled Oscillator)，而此電路常會無法避免的抖動雜訊累積(Jitter accumulation)，而延遲鎖定迴路(DLL)中的電壓控制延 線(Voltage-Controlled Delay Line，VCDL)不會將輸入的雜訊累積在其中，進而使得鎖相迴路(PLL)之雜訊抗擾性低於延遲鎖定迴路(DLL)。且延遲鎖定迴路(DLL)之迴路濾波器僅需要一階的電容，不同於鎖相迴路(PLL)需要二階以上的複雜濾波器來使系統穩定，如若設計不當可能會導致系統不穩定甚至失鎖。所以延遲鎖定迴路(DLL)此方面不僅降低了晶片面積，其系統容易穩定，也
具有容易設計的特性。延遲鎖定迴路(DLL)已被廣泛地運用在許多需要時脈操作的電路上，如同步動態記憶體(SDRAM) 、數位信號處理器(DSP)、類比數位轉換器(ADC)等等，都可以使用延遲鎖定迴路來提供一個穩定的系統時脈，使電路可以達到預期的性能。我們在架構中包含相位偵測器(Phase Detector，PD)、充電幫浦(Charge Pump，CP)、迴路濾波器(Loop Filter，LF)以及電壓控制延遲線(VCDL)，而為了提高延遲時間的解析度，運用了相位內插的方式。在系統鎖定後，系統後方相位內插電路(Interpolator)在電壓控制延遲線(VCDL)的延遲級中不同的相位之間做內插
，來產生不同的相位，再經過控制選擇及相位比較來合成出不同的脈衝寬度的輸出，令此延遲鎖定迴路(DLL)可運用在脈衝寬度調變(PWM)，提高實用性。我們所提出的延遲鎖定迴路(DLL)架構採用台積電0.18-μm CMOS製程來實現，在工作電壓是1.8-V下，操作頻率為100-MHz，最小解析度為11.25˚，整體功耗為2.07 mW。