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國立陽明交通大學 電子研究所 黃俊達所指導 陳廷瑋的 支援八位元彈性浮點數格式之乘加器設計 （2021），提出apex記憶體頻率關鍵因素是什麼，來自於浮點數、乘加器設計、低精度運算、神經網路、人工智慧。
而第二篇論文國立東華大學 電機工程學系 鄭獻勳所指導 謝宏昇的 多模態數位中頻降頻器中數值控制振盪器之設計與實現 （2003），提出因為有 數值控制振盪器、數位中頻降頻器、軟體定義無線電、CORDIC演算法、記憶體壓縮技術的重點而找出了 apex記憶體頻率的解答。
支援八位元彈性浮點數格式之乘加器設計
為了解決apex記憶體頻率 的問題，作者陳廷瑋 這樣論述：
浮點數乘加運算為神經網路應用中最基本之運算，常見的神經網路模型例如多層感知機(MLP)、卷積神經網路(CNN)、遞迴神經網路(RNN)等皆會大量的使用到浮點數乘加運算。因此減少運算時的記憶體存取量以及浮點數乘加運算單元(Floating-point MAC)的功耗及面積為節省電路以及系統成本重要關鍵之一。在本論文中，我們提出了一個高度彈性化之浮點數格式，此浮點數格式特色為其符號位元(Sign Bit)、指數欄位(Exponent Field)長度、小數欄位(Fraction Field)長度以及指數偏移值(Exponent Bias)都可以根據不同的神經網路參數分布進行調整，藉此尋找出最適合
該神經網路的浮點數格式參數。藉由選定適合的浮點數格式參數，我們在許多神經網路模型中以極低精度的計算條件下達到與高精度浮點數同等級之準確率(Accuracy)。而利用此浮點數格式低精度以及高度可彈性化之特性，可以大量的減少記憶體的存取量，並且進一步設計出一個極低功耗以及面積之浮點數乘加運算單元。我們使用台積電40奈米製程實作所提出之低精度浮點數乘加器，在500MHz的頻率下其面積以及功耗分別僅為IEEE-754 FP32浮點數格式乘加運算單元之8.2%以及8.1%。
多模態數位中頻降頻器中數值控制振盪器之設計與實現
為了解決apex記憶體頻率 的問題，作者謝宏昇 這樣論述：
摘要 國際通訊聯盟(ITU)所制定之IMT-2000系統，其主要目標在於建立一個可全球漫遊、跨系統、跨網路的無縫隙之第三代行動通訊標準。 然而不同通訊系統間，存在著編碼、調變、頻寬等差異，因此軟體定義無線電(Software Defined Radio)技術將傳統的硬體無線電平台轉換成更具彈性的軟體無線電平台，以支援多樣化之無線通訊標準。 本論文以軟體無線電的概念，去實現適用於GSM、IS-95及W-CDMA系統之多模態數位中頻降頻器中的數值控制振盪器(Numerical Controlled Oscillator; NCO)。首先，介紹數位電路實現之考量和FPGA的硬體結構，接著描
述幾種實現數值控制振盪器的演算法則及硬體架構，然後描述利用相位累加振盪器架構搭配各種記憶體壓縮技術(例如運用三角函數對稱性質只需儲存1/4週期正餘弦波振幅值、運用相位差分法則只需儲存正餘弦波振幅值與相位之間的差值)及查表(Look Up Table)的方式來實現數值控制振盪器的設計以及硬體架構。最後依據設計的硬體架構利用數位硬體描述語言VHDL，完成硬體RTL設計，並利用Altera QuartusⅡ發展軟體作電路的合成 (Logic Synthesis)、電路配置與繞線(Place & Route)以及時序模擬(Timing Simulation)，最後再將電路合成後所產生之燒錄檔下載至Al
tera APEX20K1500E晶片中，並藉由邏輯分析儀觀察時序結果，並且將邏輯分析儀所產生之時序結果以Matlab軟體作DFT 以觀察其頻譜變化，完成多模態數位中頻降頻器中數值控制振盪器之設計與實現。