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次世代電阻式記憶體與氮化鎵高電子遷移率電晶體物理機制研究

為了解決apex記憶體需求的問題，作者鄭皓軒 這樣論述：

近年來5G通訊、人工智慧物聯網(AIoT)以及車用電子各項技術蓬勃發展，在高速運算、儲存容量與大功率操作的需求下，記憶體元件與功率電晶體的發展相當重要。在記憶體方面，隨著人工智慧物聯網時代的來臨，微控制器(MCU)將扮演相當重要的角色，而微控制器需使用大量的嵌入式記憶體(Embedded Memory)，嵌入式記憶體需要低操作功耗、高操作速度，並且能與半導體製程整合，在次世代記憶體中，電阻式記憶體最具有潛力。而在功率電晶體方面，過去以矽基元件的設計和技術開發經過了多次結構和製程優化更新，已逐漸接近矽材料的極限。而氮化鎵(GaN)為寬能隙(Wide Band-gap)半導體材料的代表之一，相較

於矽材料，具有寬能隙( bandgap)、高臨界電場(critical electric field)、高電子飽和速度(electron saturation velocity)等特性，在電動車與 5G 通訊方面為極具優勢的材料，以氮化鎵(GaN)為基底的高電子遷移率電晶體(High Electron Mobility Transistor, HEMT)日漸受到重視，顯現出氮化鎵在商業市場上的重要性以及未來的發展性。本論文針對電阻式記憶體以及氮化鎵高電子遷移率電晶體之性能進行相關研究。RRAM的元件目前以電晶體控制其開關(1T1R)作為嵌入式記憶體的主要結構。隨著莫爾定律的發展，電晶體的通道不

斷的微縮，電晶體可承受的電壓會越來越小，可能會逼近RRAM最大的操作電壓 – 形成電壓(Forming Voltage)，因此，如何降低形成電壓就會是一個重要的問題。本論文提出利用交流訊號進行Forming的步驟，使RRAM的Forming電壓下降，並且更進一步的設計出理想的操作波形，應用於嵌入式電阻式記憶體中。另一方面，由於嵌入式電阻式記憶體是RRAM串聯一電晶體，在Reset過程中，RRAM所獲得的電壓增加，造成電晶體的VGS減少，電晶體進入飽和區，使RRAM無法有效地增加操作窗口。因此，RRAM的操作窗口會受到電晶體的限制。除此之外，電晶體不只影響RRAM的操作窗口，也會影響RRAM的阻

態分部，因此，了解嵌入式電阻式記憶體操作過程中，RRAM與電晶體之間的關係，能夠有效降低嵌入式電阻式記憶體操作過程中電晶體的跨壓，就可以設計出低功耗/高性能嵌入式電阻式記憶體的架構。在氮化鎵高電子遷移率電晶體方面，考量安全因素元件的起始電壓須大於0，因此p-GaN HEMT因可達增強型(Enhancement-Mode, E-mode)為主要發展的元件，但是元件在關態時會產生嚴重的漏電流，故如何抑制元件漏電流是一重要議題。研究中發現p-GaN HEMT元件具有駝峰效應。分析其原因係在元件保護層中，因製程所產生的氫擴散至p-GaN層，進而產生次通道(Sub-channel)效應造成較大關態漏電。

另一方面，p-GaN HEMT閘極常見有Ni、Au和TiN等材料，不同材料間基本物理特性會影響元件的基本性能。然而，閘極金屬製程可能因為前驅物或電漿的轟擊，導致元件有前驅物殘留的污染、不平整的表面和較差的介面品質。此章節主要討論p-GaN HEMT漏電成因與不同閘極金屬製程對於之性能的影響。

利用田口方法降低系統級封裝在SMT製程之濺錫不良數 - 以X公司為例

為了解決apex記憶體需求的問題，作者李建志 這樣論述：

系統級封裝(System-in-Package，SiP)是系統整合化的構裝，將多種功能不同的晶片、記憶體以及被動元件，經過封裝製程來達到整合的目的，是可縮減封裝體積，節省成本與開發時間之整合方式。在系統級封裝的製程中，表面黏著技術(Surface Mount Technology，SMT)一直是系統級封裝的關鍵製程；藉由表面黏著技術，可將被動元件、已封裝的積體電路(Integrated Circuit)與良裸晶(Known Good Die，KGD)貼裝至高密度的基板(Substrate)上，再經過迴焊及封裝製程後，便可製作出輕、博、短、小的系統級晶片架構。隨著穿戴式裝置與物聯網的興起，對於

系統級封裝的需求與日俱增，市場要求構裝尺寸愈來愈小，但系統級封裝的製程良率卻無法提升，所以製程中的不良分析及改善對策愈顯重要。故本論文之主要目的係針對關鍵製程SMT中的濺錫不良之原因進行探討，並利用田口方法，找出可控因子的最佳參數組合，以有效改善製程不良率。本研究最後以台灣半導體封測個案公司之實例，來說明本研究所找出之最佳參數水準組合確實可有效改善該公司晶片堆疊產品SMT製程之濺錫不良之數量。