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國立成功大學 工程科學系專班 周榮華所指導 王朝永的 懸臂疊晶銲線製程之優化 （2012），提出PiP, PoP 封裝關鍵因素是什麼，來自於快閃記憶體、懸臂堆疊、田口式品質方法、3D構裝、應力分析。
而第二篇論文中華大學 機械工程學系碩士班 陳精一所指導 林懷擇的 高角柱 POP 堆疊基板級封裝熱機行為探討 （2012），提出因為有 有限元素法、電子構裝、PoP、高銅柱、可靠度的重點而找出了 PiP, PoP 封裝的解答。
懸臂疊晶銲線製程之優化
為了解決PiP, PoP 封裝 的問題，作者王朝永 這樣論述：
在輕薄短小趨勢下所造就出的可攜式影音裝置，引起一般消費大眾的消費浪潮，這股浪潮也造成快閃記憶體的普遍化，正因為這些影音裝置的記憶空間需求一直增大，例如數位相機的畫素的不斷提升，所以造成各製造商不斷開發大容量的快閃記憶體來迎合消費市場的龐大需求，再加上輕薄短小的可攜式影音裝置內建空間本來就有所限制，無法以額外增加更多記憶體的方式來擴充記憶容量，所以必須在單一的封裝尺寸下，製造出比以往更加大記憶容量的記憶卡，而這就必須依賴半導體製造技術能力的提昇。 本研究是以晶片厚度為1.2mil為主，探討如何在快閃記憶體封裝尺寸最小的microSD卡內，作業九層懸臂堆疊產品，以現有設備、材料不變動
的前提之下，針對設備硬體及軟體方面做探討，採用田口式品質方法來優化銲線良率及品質，使用反打法，以推球與拉力來量測鋁墊、金線與金球之接合狀況，在90%信心水準的門檻，獲得重要的控制因子，得到相對最佳的製程參數，優化後之推球與拉力分別改善提昇6.94 dB及1.25 dB，並配合使用ANSYS有限元素分析模擬軟體，模擬晶片懸臂銲線時之應力及變形狀況，以驗證九層懸臂堆疊產品之優化結果。
高角柱 POP 堆疊基板級封裝熱機行為探討
為了解決PiP, PoP 封裝 的問題，作者林懷擇 這樣論述：
中文摘要 電子構裝 (electronic packaging) 的失效 (failure) 是電子產業界關心的重要課題之一，失效是指電子產品中任何一個元件喪失其功能，導致電子產品無法正常運作。IC 封裝技術隨著 IO 接腳數目需求提高，利用錫球接點 (solder joint) 作為電訊的傳遞已是必要的方法，所以引起許多產學人士進行錫球接點失效可靠度的研究。由文獻中可知，加速熱循環測試與電力循環測試等是大多研究者所用的負載條件。當莫爾定律延緩時，微電子工業仍致力於找尋能成長的新方向，在目前 3D IC 發展中，晶片技術與封裝技術已越來越緊密結合再一起，在 3D IC 中有許多研究與發
展的機會。依應用面而言，有許多消費型電子產品，例如，手機、醫療電子；依製程、TSV 及微凸塊的製造而言，目前量產及高穩定性仍是具有挑戰。從元件可靠度而言，有許多可預期的挑戰問題，由於非常大的力梯度 (force gradient) 及其相關物理量的梯度存在於 3D 結構中，因此可靠度問題是一個新領域及較少的實驗數據可供參考。因此除了傳統錫球接點失效可靠度的研究外，尚需針對 3D 堆疊晶片其他元件進行探討，例如 TSV、堆疊銅柱等。 因應消費性電子產品微小化及高功效的需求，在構裝技術的解決之道中推出如 PoP (Package-on-package)，傳統的 PoP 結構是藉由錫球連接上下
兩個封裝體(package)，為了要增加 I/O 密度在上下封裝體連接處的錫柱節距勢必隨之縮小，而降至 0.4mm 以下之錫柱節距，在封裝製程中正面臨嚴酷之技術挑戰。本文中提出高銅柱 (high copperpillar, HCP) 取代現今結構，並提出三種不同的結構藉由有限元素 ANSYS 軟體程式進行分析，以二分之一對稱之全域模型進行加速熱循環測試 (TCT) 模擬，採用 JESD22-A104-B 規範條件 B (-55°C~125 °C) 以了解各層元件的應力與應變分布，並進行傳統結構及高銅柱結構的比較。同時利用次結構技巧，針對應力或應變較大之關鍵位置，進行局部區域分析，預計可分析的次
結構外圍銅柱與晶片下錫凸塊。完成基準尺寸分析後，將進行結構參數變異探討。透過參數變異探討，以了解結構應力與應變與各參數變異之關係，進而以利後續建立 3D-PoP 堆疊架構之結構設計準則。