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FPS IO進入發燒排行的影片

多‌重‌精‌確‌度‌深‌度‌神‌經‌網‌路‌硬‌體‌加‌速‌器‌之‌分‌析‌與‌實‌作‌

為了解決FPS IO的問題，作者徐易 這樣論述：

　　深度神經網路(Deep Neural Network, DNN)硬體加速器的目的是為了加快DNN中大量的卷積運算(Convolution, Conv)，並應用於硬體資源有限的嵌入式系統和邊緣裝置。由於DNN可以在不影響準確度的情況下，盡可能壓縮Input及Weight的位元寬度(Bit-width)，而且DNN每層的位元寬度可能會有所不同，因此最近有一些可支援多重精確度的硬體加速器被提出，多重精確架構設計大多是以多個較小精確度的乘法器組合成一個較大精確度的乘法器。但本論文研究發現，採用較小精確度的乘法器組合成常見的16 x 16 bits乘法器，在執行高精確模式下，速度、面積和功耗上都會

有大量的額外損失(Overhead)，因此當DNN模型僅能以高精確度表示才能有高辨識率的情況下，會使整體硬體運算效率變差。本論文所執行之模型為應用於物件辨識(Object detection)的YOLOv3-tiny，其精確度僅能在16 bits才能保持一定的辨識率，而該模型在多重精確度架構上執行速度仍有待改進。因此本論文比較單一精確度和多重精確度架構之差異，分析其中的Overhead，以設計更有效率的多精確度硬體加速器，本論文所提出之多精確度硬體加速器在Xilinx ZCU102 FPGA上執行YOLOv3-tiny，頻率為150MHz，當精確度為16 bits時執行的畫面速度(frames

per second, FPS)為33；當精確度為8 bits時FPS為105。此外，本論文也將提出多種改善方法，包括在加速器硬體中自動執行tile的padding動作，以及解決晶片下線時輸入/輸出腳位數量之限制，並將其應用於本論文所下線之單一精確度硬體加速器晶片，該晶片是採用TSMC180nm製程，工作頻率為100MHz，在Xilinx ZCU102 FPGA上執行YOLOv3-tiny，頻率為200MHz，FPS為54。