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適用於高密度固態硬碟系統之可變動碼長低密度奇偶校驗碼編解碼器

為了解決記憶體被 降 頻的問題，作者宋辰霈 這樣論述：

NAND 型快閃記憶體是目前在消費性電子市場上成長非常快速的一種記憶體元件，由於其存取速度快、功率消耗低以及低成本的特性，今日已經被廣泛的應用於各個電子產品中，例如相機、手機與固態硬碟等。隨著製程的演進與資料存取技術的進步，NAND 型快閃記憶體的記憶體容量得到了非常顯著的成長，但是這樣的演進卻也造成了資料可靠度下降的問題。NAND 型快閃記憶體由於製程的演進而使得電子元件之間的距離不斷縮小，這樣的影響使得原來存在電子元件之間的寄生電容效應日趨嚴重而造成資料在寫入時發生錯誤，這個因素使得 NAND 型快閃記憶體的資料可靠度逐漸降低，過去應用於 NAND 型快閃記憶體的 BCH 碼開始無法應付

日趨嚴重的資料錯誤率，因此針對未來應用於 NAND 型快閃記憶體的錯誤糾正碼開始轉往低密度奇偶校驗(Low-Density Parity-Check, LDPC)碼此種相較於BCH碼擁有更優秀的錯誤糾正能力的錯誤糾正碼發展。本論文採用低密度奇偶校驗碼來實現應用於 NAND 型快閃記憶體的錯誤糾正編解碼器，此外由於 NAND 型快閃記憶體被應用於各式各樣的電子產品中，而對於不同的應用方面而使的 NAND 型快閃記憶體有不同的頁長(Page Size)規格，不同的頁長規範代表著低密度奇偶校驗碼也需要不同的碼長(Codeword Size)，這使得低密度奇偶校驗碼在設計編解碼器時為了對應到不同的碼長

而需要對奇偶校驗矩陣做重新設計，對於低密度奇偶校驗碼的編解碼器而言改變奇偶校驗矩陣等同於需要對硬體做重新設計，為了使編解碼器能夠有更好的應用彈性度，本論文提出了一個可藉由調整奇偶校驗矩陣的擴展係數使低密度奇偶校驗碼編解碼器能夠針對不同的碼長作編解碼。而在低密度奇偶校驗碼編解碼器的硬體實現中，考量到速度與面積的效益，我們所採用的演算法為正規化機率最小和(Normalized Probabilistic Min-Sum)演算法，藉由犧牲些許的錯誤糾正能力來換取在解碼速度與硬體成本的極大改進，為了再進一步得到功率消耗上的改進，藉由已經被觀察到的額外機率質特性，我們也提出了一個能夠應用於檢查點單元的部

分停止機制，藉由排除已經偵測到具有高可靠度而不需再被進行運算的事前機率值，來達到減少功率消耗上的改進。最後，我們以 TSMC 40nm CMOS 製程實現一個適用於高密度固態硬碟之可變動碼長低密度奇偶校驗編解碼器，其工作頻率為 384.6MHz、核心面積為 5.84mm2、解碼吞吐量最低達到 417.6 MB/s、編碼吞吐量最低達到 766.7 MB/s、編碼功率消耗為 106.4 mW、解碼功率消耗為 376.8 mW。在提出的部分停止機制方面，我們以 1.2% 的解碼器硬體成本以及約 0.05dB 的錯誤糾正能力來減少在8次疊代下 0.1% 的解碼平均功率消耗。