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實戰Linux系統數位鑑識

為了解決搜圖軟體的問題，作者BruceNikkel 這樣論述：

　　這是一本深入探討如何分析遭受破壞之Linux系統的書籍。你可以藉由本書瞭解如何鑑識Linux桌面、伺服器與物聯網裝置上的數位證據，並在犯罪或安全事件發生後重建事件的時間線。    　　在對Linux操作系統進行概述之後，你將學習如何分析儲存、火力系統和安裝的軟體，以及各種發行版的軟體套件系統。你將研究系統日誌、systemd日誌、核心和稽核日誌，以及守護程序和應用程序日誌。此外，你將檢查網路架構，包括接口、位址、網路管理員、DNS、無線裝置、VPN、防火牆和Proxy設定。    　　．如何鑑識時間、地點、語言與鍵盤的設定，以及時間軸與地理位置  　　．重構Linux的開機過程，從系統

啟動與核心初始化一直到登入畫面  　　．分析分割表、卷冊管理、檔案系統、目錄結構、已安裝軟體與與網路設定  　　．對電源、溫度和物理環境，以及關機、重新開機和當機進行歷史分析  　　- 調查用戶登錄會話，並識別連結周邊裝置痕跡，包括外接硬碟、印表機等    　　這本綜合指南是專為需要理解Linux的調查人員所編寫的。從這裡開始你的數位鑑證之旅。 

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深度學習應用於結構耐震性能評估 – 以後拉式預力預鑄混凝土節塊橋樑為例

為了解決搜圖軟體的問題，作者曾揚 這樣論述：

非線性增量動力分析（Incremental Dynamic Analysis）是一個用以評估結構耐震性能的方法，該方法透過將地動記錄的強度縮放到不同尺度對結構進行模擬實驗，以獲得強度與結構行為的關係作為評估結構耐震性能的參考。然而，由於非線性增量動力分析耗費的分析成本極高，故通常用於分析的地動記錄數量不多，也因此使得繪製易損性函數（Fragility Function）時可能存在著取樣誤差。且當結構性能產生變化，如預應力損失等，會影響結構行為，需要花費高成本來重新進行分析。故本研究以後拉式預應力預鑄混凝土節塊橋梁為例，嘗試使用深度學習模型來預測結構物的耐震行為，並使用此結果繪製易損性函數來評

估結構的耐震性能，與非線性增量動力分析繪製的結果做比較，評估此方法的可行性。本研究以監督式學習的方式訓練模型，為了獲得監督式學習的訓練數據，以建模軟體(ABAQUS)建構離散有限元素模型，使其承載震波並進行非線性增量動力分析。藉由非線性增量動力分析的位移量製作標籤，並提取地動記錄的特徵及預拉應力的改變倍率作為深度學習模型的輸入資料，進行模型訓練與優化，期望使模型可以延伸使用數值分析的結果來增加耐震性能的評估準確性及降低成本。

增添角色魅力的上色與圖層技巧：角色人物の電繪上色技法

為了解決搜圖軟體的問題，作者kyachi 這樣論述：

　　我會盡力將目前有能力傳授的內容傾注於這本書中。 　　但是，這並不代表擁有這本書就能精通所有技術。 　　你之所以會接觸這本技法書， 　　是出自於「渴望精進畫技」的心情。 　　為此，你應該隨時思考自己需要什麼， 　　並且勇於挑戰，這樣才能有所成長。 　　除了閱讀這本書之外， 　　還請多多接觸各種知識。 　　本書將在繪製動漫角色的過程中， 　　依序說明最基本的必備知識、繪畫技巧以及思考方式。 　　我衷心期盼你能因此而打開繪畫的眼界。

應用於標準元件與印刷電路板設計之繞線技術研究

為了解決搜圖軟體的問題，作者林世庭 這樣論述：

繞線於積體電路設計中為一必要且被廣泛應用的階段，隨著製程不斷演進，大量的訊號數量與複雜的設計規範大幅提高了繞線問題的複雜度。現今已有許多電子設計自動化(EDA)的工具與演算法被提出來克服複雜的晶片層級繞線，不過仍有一些重要的繞線問題是現存的演算法難以跟人工繞線產出近似的品質的，如標準元件繞線與印刷電路板繞線，這會導致工程師需花費大量時間與精力來完成這些繞線工作。因此，此論文擬提出許多的繞線方法以產出就算與人工繞線相比亦具有競爭力的繞線結果。因此，我們將提出之方法分為兩大主題，自動化標準元建合成與印刷電路板繞線。於自動化的標準元件合成，我們提出了第一個可以全自動合成標準元件庫並考慮drain-

to-drain abutment (DDA)於7奈米鰭式場效電晶體，我們首先提出基於動態規劃演算法的考慮DDA之電晶體擺放方法，並提出基於整數線性規劃之最佳化金屬第0層(M0)規劃演算法以降低第1金屬層(M1)的繞線擁擠度，所以標準元件的輸出入接點(I/O pin)的接入能力也因第2金屬層(M2)的使用量減少而提高。另一方面，我們分析有兩個主要原因導致自動化的標準元件繞線難以跟人工繞線產出近似的品質，其一為自動化的繞線難以完全使用元件中的空間，另外一個原因是以往的標準元件繞線研究並沒有考慮電容耦合所帶來的效能影響。因此，我們提出可隱式動態調整之繞線圖來繞線可以提高繞線資源的使用，我們也將考慮

電容耦合的繞線演算法轉成二次式規劃的方城組來最佳化標準元件的效能。實驗結果證實我們的標準元件庫不只可以幫助減少晶片的面積達5.73%，亦可以提供具有更好的面積與效能的標準元件。多行高的標準元件架構已在現今的設計中越來越流行，但卻沒有被以往的研究完整的討論，在此論文中，我們提出一個完整的擺放與繞線流程與方法以合成多行高的標準元件。我們提出一個基於A*搜尋演算法的多行高電晶體擺放方法以最佳化內行與跨行的連接能力，我們亦提出第一個基於最大化可滿足(Max-SAT)演算法的細部繞線器，其可以最佳化連接線長並滿足基本的設計規範。實驗結果證實我們所合成的標準元件與目前先進的單行標準元件具有近似的品質，且因

我們的多行高標準元件具有較好的長寬比，所以可以在合成晶片時具有更好的彈性。最後，因為越來越高的接點密度與繞線層數，印刷電路板繞線變得越來越複雜。印刷電路板繞線可分為兩個階段，逃離繞線與區域繞線。傳統的逃離繞線只專注於讓接點之連線逃離該晶片區塊，但未考慮其逃離位置對於晶片繞線的可繞度之影響。在此論文中，我們提出了一個完整的印刷電路板繞線流程與方法，其包含了同時性逃離繞線、後繞線最佳化、與區域繞線，而我們所提之印刷電路板繞線可以完成七個目前商業用印刷電路板繞線軟體無法完成的業界印刷電路板設計。 另外，在考慮業界提供之可製造性規範後，我們所提出的逃離繞線依然可以在加入額外設計的方城組後完成所有業界提

供的設計